6年研发，华为完成381款芯片量产落地。

在ISCAS 2026，华为何庭波发表题为“半导体新旅途探索与扩充”的主旨演讲，发表了勾引半导体产业发展的新原则——韬(τ)定律，旨在破解摩尔定律面对的物理和经济困局。

演讲呈报真贵内容将以“A Time Scaling Theory for Multi-Layer Electronic Systems”为题发表在SCIENCE CHINA Information Sciences上。

摘录

六十年来，摩尔定律的几何尺寸缩减鼓动着半导体产业不停发展。如今这套行业发展范式订立失效：单纯减轻芯片尺寸带来的时间红利日渐清寒，单颗顶端芯片的想象老本突破十亿好意思元，先进制程下单个晶体管的老本也不再下跌。本文提议时辰缩放准则（τ缩放）算作全新发展范式，不再以晶体管面积算作时间跳跃的中枢估量程序，转而将时辰本身定为核神思划。该准则以和解特征时辰常数τ为优化方针，遮掩从晶体管开关动作到数据中心业务负载，跨度达12个数目级。

文中展示两项量产级时间实证案例：在转移端系统级芯片上，逻辑折叠时间将数字电路、模拟电路与存储电路分层排布于垂直堆叠的有源层，固定制程下晶体管密度阶段性提高55%，能效提高41%。在东谈主工智能系统治域，交融存储语义和解总线架构、封装近距高速光电互集结口与立体堆叠折叠时间的协同想象体系，预计到2035年可竣事硬件集成度百倍以上增长。从时间设施论层面而言，τ缩放是继登纳德缩放定律之后，首个能够团结通盘估计架构、建立和解优化方针的时间准则。

序文

自20世纪60年代中期起，半导体产业恒久以纳米尺寸估量时间迭代水平。行业曾保执每18个月晶体管尺寸减轻、驱动频率提高、单逻辑门老本下跌的发展节拍。摩尔定律既是客不雅产业限定，也构建起维持整套估计体系发展的行业共鸣。

现如今这一共鸣已不复存在。迈入7纳米及以下制程后，几何尺寸缩减无法再复刻过往的时间收益。光刻工艺靠拢图形制备物理极限，极紫外光刻开导折旧老本占据晶圆制形老本大头，单晶体管老本增长停滞致使出现反弹。关于无法得到顶尖光刻开导的企业，发展受限问题暴露更早，产业承压也更为严峻。

产业中枢发展命题由此发生周折，不再是探究晶体管还能作念多小，而是明确优化对象与发展方针。

往时六年，华为半导体团队基于手机SoC、东谈主工智能加速器、系统互联架构及封装时间，开展全芯片级时间研究。研究得出论断：时间突破并非依赖全新制程节点或晶体管架构，而是要重构中枢优化方针。本文以为，畴昔十年电子系统的演进，将告别几何尺寸缩放模式，迈入时辰缩放新阶段。从皮秒级晶体管开关反应，到秒级数据中心任务处理，估计体系各层级均围绕特征时辰常数τ竣事系统性缩减。

本文结合2020年5月至2026年5月量产落地的381款芯片研发教学，从科学设施与产业路线两大维度，阐释Π缩放时间体系。

一、几何尺寸缩放期间斥逐

半导体产业历久以来的中枢任务，即是执续减轻晶体管体积。1965年戈登・摩尔提议晶体管密度约每两年翻倍的论断，十年后罗伯特・登纳德提议缩放表面，说明电压与尺寸等比例缩减可看守清楚电场强度。

近五十年间，几何缩放结合登纳德缩放，让芯片单元功耗性能、单元白叟性能竣事指数级提高。

这一发展范式分两个阶段走向坍弛：2005年前后：登纳德缩放领先失效，电压不再随特征尺寸等比例下跌，芯片暗硅期间开启；7纳米节点之后：依靠鳍式场效应晶体管（FinFET）、环绕栅极（GAA）架构无间的几何缩放红利透澈见顶。中枢成因已形成行业共鸣：速率敷裕效应使本征蔓延与沟谈长度从二次筹商变为线性筹商；局部互连线寄生电阻、电容渐渐主导程序单元蔓延预算；掩模老本、EUV折旧、想象章程复杂度飙升，2纳米节点单颗顶尖芯片想象预算突破10亿好意思元。

经济层面相同无可规避：先进制程单晶体管老本停滞、顶尖节点老本致使上升；看守五十年的每代晶体管更多、老本更低的行业逻辑透澈剖析。

对华为半导体而言，先进光刻开导受限重迭几何路线见顶，倒逼咱们直面全行业终将面对的压根问题：必须跳出工艺节点依赖，重构底层时间演进逻辑。

二、发展中枢从空间转向时辰，总结摩尔定律内容

从用户实验体验来看，摩尔定律的中枢从来不在于尺寸大小。晶体管体积变小，开关反应速率随之加速；互联澄莹排布更紧凑，信号传输距离缩小；集成度不停提高，数据交互鸿沟减少。

历代芯片迭代，内容王人是不停压缩驱动耗时：器件层面时辰跨度为皮秒至纳秒，芯片层面为纳秒至微秒，系统层面为微秒至秒。空间尺寸缩减，仅仅压缩驱动时辰的技能。

基于这一中枢逻辑，产业优化念念路迎来全新变革，将时辰开发为中枢估量计算。晶体管、电路、芯片、系统各层级均可界说特征时辰常数τ，并将缩减τ定为和解优化方针。几何尺寸缩放仅成为责怪时辰损耗的技能之一。

本文将这一准则界说为τ时辰缩放，算作接替摩尔几何缩放、引颈半导体产业演进的全新底层表面。特征时辰常数得志层级函数关连：

各层级时辰常数由基层基础耗时，重迭本级架构、通讯交互损耗共同组成。τ的时辰跨度遮掩皮秒至秒，空间跨度涵盖纳米至千米。各层级缩减τ的时间旅途各有侧重：

晶体管层级：优化固有开关蔓延，依托载流子迁徙率提高、应力工艺、高介电常数金属栅极、环绕栅极架构改造，同期削减局部互联寄生阻容参数；

电路层级：优化信号传输阻容蔓延，给与低阻导线、低介电介质材料，依托垂直集成缩小布线长度；

芯片层级：责怪运算与存储打听蔓延，通过架构想象、活水线建设、存储层级与片上互联网络竣事优化；

系统层级：压缩端到端数据传输与同步耗时，优化互联拓扑、通讯公约与组网架构。

由此可得出芯片代际迭代限定：下一代时辰常数等于现时常辰常数除以缩放总共。缩放总共依据应用场景区分：功耗受限的转移端开导年均缩放总共约1.3倍；高可靠性自动驾驶系统约1.5倍；算力奏凯决定经济效益的东谈主工智能业务可达10倍。

τ计算能够统筹全估计架构，频率、蔓延、带宽、微辞量等性能参数，内容均由对应层级的τ决定。工艺研发、电路想象、系统架构东谈主员可基于和解计算协同优化，各层级寂寥优化、过后核算时序损耗的发展模式就此遣散。

三、逻辑折叠：转移端SoC时间实证

τ缩放时间初度鸿沟化落地测试应用于转移端场景。智妙手机SoC较为出奇，单颗芯片即可组成整套开导系统。开导无法多路插槽并走时算，也不存在数千节点互联架构来对消链路蔓延。整机扫数性能输出均依托单一裸片竣事，功耗仅数瓦，同期还要受机体态态带来的散热条目治理。

2020年后，先进制程得到受限，行业面对中枢问题：制程工艺不再迭代的前提下，何如执续竣事单颗芯片代际性能升级？

逻辑折叠时间就此应时而生。

界说：逻辑折叠是撤职时辰缩放旨趣，将数字电路、模拟电路与存储电路拆分排布至纵向堆叠的多层有源芯片层，统筹优化芯片性能、功耗与面积的想象决议。

数字电路分为组合逻辑与时序逻辑两类：组合逻辑指寄存器之间的布尔运算电路，时序逻辑则是崇敬存储现象的触发器。数字系统性能上限由相邻触发器间的要津旅途蔓延决定，而蔓延主要受澄莹寄生阻容参数与旅途门电路数目影响。传统想象将门电路平铺在归并平面，布线依托表层金属层完成；布线长度越长，寄生阻容损耗越高，要津旅途驱动速率也就越慢。

逻辑折叠阻滞平面想象念念路，把要津旅途的门电路拆分排布至两层乃至更多纵向堆叠的有源芯片层，通过超细间距羼杂键合时间完成层间互联。

从电路想象角度来看，多层芯片可视作一体化完竣架构，器件跨层散布，后果等同于新增金属布线层。信号走线长度大幅缩减，寄生阻容损耗权贵下跌，时钟偏差得到优化，归并制程工艺下芯片能够竣事更高主频驱动。

想要充分阐述逻辑折叠的性能上风，需将羼杂键合间距与顶层金属间距的比值限度在较低水平，实操中建议低于3，比值越小轮廓阐扬越好。现时顶层金属间距约720纳米，对应羼杂键合间距需限度在2微米以内；联想现象下二者比值趋近于1，可透澈放弃键合界面的布线冗余损耗。

竣事该键合间距，同期得志小于0.5微米的套刻精度、孔径与隔绝区小于1.5微米、间距小于6微米的硅通孔规格，以及依托智能冗余时间趋近满良率的坐褥要求，产业链迂回游历经多年工艺研发才得以达成。

2026款麒麟芯片实测取得多项实质见效：

晶体管密度在单一代际中从155MTr/mm²（百万晶体管/平素毫米）道路式提高至238MTr/mm²（晶体管密度估计公式为：

麒麟SoC想象的面积应用率为68%）——这种提高幅度，以往需要三年的几何尺寸微缩才能竣事。

SoC性能中枢能效提高41%，最高主频涨幅接近13%。

跨双层搭建高速片上网络数据通路，通路占用面积缩减55%，供电清楚性同步改善。

硅后时钟偏差优化决议寂寥孝敬超 5% 的芯片全体性能增幅。

静态当场存储器要津旅途缩小，单比特能耗责怪，驱动主频提高超 40%，存储读写速率、能耗与面积计算全面优化。

主流运算中枢给与双层折叠架构，时钟缓冲器数目减少超五成，时钟偏差责怪 25%，布线长度缩减约 30%。

上述性能提高均在现有制程节点内完成，未给与全新光刻工艺，依靠三维空间重构逻辑电路布局竣事。

2026 款麒麟芯片搭载的逻辑折叠时间给与保守落地决议：羼杂键合间距为 1.5 微米，硅通孔接点仅相较顶层金属层下移一层，折叠时间仅针对性应用于中枢要津旅途，未全芯片普及。即便如斯，今年度 CPU 性能中枢主频仍回升至 3.1 吉赫兹。

畴昔十年，吉祥访(中国)手机网逻辑折叠将从局部要津旅途折叠，安靖升级为全域多层折叠，单封装可堆叠三层、四层及更多有源芯片层。低温羼杂键合时间可放宽多层散热截至，硅通孔接点下移至第六金属层，可开释超三成高层布线资源。

2026 至 2035 年，晶体管密度有望突破每平素毫米 4 亿颗。逻辑折叠时间将助力麒麟芯片大幅拉高 CPU 内核主频，安靖迈向 4 吉赫兹及更高频段。该时间路线落地可行，交易化老本具备经济上风。

麒麟芯片性能核主频迭代趋势

逻辑折叠中枢参数

羼杂键合间距：小于 2 微米，量产版 1.5 微米，方针间距比值 1:1

套刻精度：低于 0.5 微米

硅通孔规格：要津尺寸、隔绝区小于 1.5 微米，间距小于 6 微米

良率：智能冗余想象竣事近乎满良率

晶体管密度：单代涨幅 55%

性能核能效、主频：分别提高 41%、13%

静态存储主频：提高 40% 以上

中枢单元损耗计算：时钟缓冲器减半，偏差下跌 25%，布线缩小 30%

四、皮秒到微秒级优化：东谈主工智能数据中心的 τ 缩放应用

转移端低功耗场景考据时间可行性后，该准则相同适用于超高功耗东谈主工智能磨练与推理场景。东谈主工智能集群由千千万万颗芯片协同运算，十年间全体算力鸿沟提高六个数目级，全链路贯彻 τ 缩放念念路，即可竣事时间落地。

东谈主工智能系统发展具备两大特征：芯片集群鸿沟执续膨大；系统能耗与老本主要破费于数据传输，而非运算处理。大型算力集群超省略能耗用于数据交互，七成以上老本干预存储开导。由此可见，缩小芯片、机柜、封装里面的数据传输耗时，与优化运算耗时具备同等进击性。

AI 场景 τ 时辰缩放依托三大协同架构落地：和解总线（Unified Bus）、封装近距光互连引擎（Hi-ONE）、封装拓扑重构三维折叠（3D Folding）。

4.1 和解总线：以时辰优化为中枢的系统互联架构

传统多芯片加速系统层级公约交加，主机、机箱里面、机柜之间给与不同通讯公约，公约养息、数据缓存、交互校验不停增多蔓延，责怪清楚性并推高老本。

和解总线架构遗弃多层公约体系，给与全域平等互联公约，原生适配存储打听逻辑。数据传输无需公约养息，依托硬件可贵数据一致性，替代传统软件消隔绝互模式。实测而已打听蔓延从数十微秒压缩至 100 纳秒，中枢通讯链路时辰损耗缩减约 500 倍，大鸿沟机柜集群可竣事一体化协同驱动。

4.2 高密度光电互联引擎：封装级高速光互联

通讯时延优化后，新瓶颈随之暴露：单机柜芯片密度提高导致功耗密度、可靠性触达物理极限，传统电互连 SerDes 带宽也靠拢上限。单 AI 芯片 400Gb/s 速率下，铜缆互连仍可靠可用；速率提高至 Tb/s 级后，铜缆决议透澈不行行：SerDes 传输距离骤降、布线体积肥胖、机柜装配难度剧增，散热与供电裕量耗尽。

华为半导体提议高密度光互连节点引擎 Hi-ONE：封装近距光互连模块单路带宽达 8Tb/s，与 AI 芯片和解总线带宽精确匹配。时间收益：SerDes 传输距离从约 100 厘米压缩至 5 厘米，遗弃深邃铜缆；跨机柜传输距离从不及 1 米拓展至 100 米，为吉瓦级超大鸿沟数据中心高密度互连提供物理可行决议。

Hi-ONE 想象理念深度契合 τ 缩放念念想：毁灭高信号保真度专用数字信号处理器（DSP），给与模拟平衡增强驱动器 + 跨阻放大器线性架构；放宽比特误码率容忍度，由和解总线公约适配容错机制。通过物理层与公约层跨层衡量，责怪功耗、老本与集成复杂度，是 τ 表面跨层协同优化的典型扩充。

4.3 N² 与 N 的架构困局：三维折叠的势必性

AI 加速器无法留步于 2.5D 扇出封装，底层根源是几何拓扑治理，奏凯决定 2030 年后时间路线。

传统 2.5D AI 芯片架构：逻辑裸片居中，边际排布 HBM 存储栈、SerDes 互团结口，外围集成稳压供电模块。扫数存储信号、互连信号、供电电流王人必须经过裸片边际才能接入里面估计单元。

设裸片边长为 N：

估计智力与芯单方面积成正比，鸿沟为N²；

内存带宽、互连带宽、供电智力依托边际扇出，鸿沟仅为N。

二次增长的估计智力与线性增长的带宽 / 供电智力差距执续拉大，形成扇出困局；即便逻辑工艺执续迭代，也无法弥补拓扑架构的先天短板，晶体管级优化无法科罚架构层级的物理治理。

三维折叠（3D Folding） 破解这一困局：将本来局限于芯片边际的供电（后头供电 + 集成稳压）、高速存储（羼杂键合层叠集成）、光互连 I/O（Hi-ONE 近距集成）迁徙至芯片垂直名义资源。资源布局从边际环绕升级至全域立体散布，带宽、光互连、供电智力同步升级为N²增长，与估计智力增速匹配。封装样式透澈重构：从逻辑裸片 + 边际外设的平面结构，升级为逻辑、互连、存储、供电协同缩放的垂直集成栈。

AI 时间路线时辰打算

2030 年前：昇腾超集群（Ascend SuperPoD）依托芯粒、2.5D 扇出、微凸点 / 程序间距羼杂键合三维堆叠谨慎时间迭代，代表产物 2025 昇腾 910C、2026 昇腾 950、后续昇腾 990；

2030 年傍边：昇腾 990 初度将逻辑折叠引入 AI 加速器；

2030-2035 年：三维折叠成为时间迭代中枢载体，硬件集成度预计提高超 100 倍；τ 优化全面散布于全栈各层级，不再局限器件工艺层面。

附：AI 系统级 τ 缩放核神思划

和解总线而已打听时延：数十微秒→100 纳秒，τ 缩减约 500 倍

Hi-ONE 单模块带宽：8Tb/s，匹配单芯片和解总线带宽

Hi-ONE 传输距离：板内 SerDes 100cm→5cm；跨机柜 1m→100m

扇出困局内容：估计智力 N² 增长，边际带宽/I/O/供电仅N线性增长

三维折叠价值：带宽、光互连、供电从边际迁徙至立体名义，复原N²同步缩放

2026-2035预测：硬件集成度提高超100倍

五、逻辑与存储：从互相分离走向深度交融

τ缩放准则也鼓动逻辑芯片与存储芯片产业样式变革。早期行业给与程序化总线，刻意区分处理器与存储器，两大产业各自寂寥发展。

东谈主工智能期间阻滞分离模式，算力暴涨不停涉及存储带宽、蔓延、封装时间上限。高带宽内存、羼杂键合、三维堆叠存储时间，王人印证数据传输与运算同等要津，逻辑与存储芯片走向物理集成。产业言语权安靖向存储、封装企业歪斜。

时间交融已成势必趋势，但产业利益分拨模式尚不决型。畴昔硬件领域的优越者，将竣事逻辑与存储时间深度整合，并构建长效共赢合作体系。τ缩放直不雅体现分层分离带来的损耗，倒逼产业尽快科罚结构性交融问题。

六、现或然间挑战

τ缩放体系仍处于完善阶段，多项要津繁难有待攻克，同期也面向全行业寻求时间配合。

EDA用具链与想象设施论：现有EDA用具面向平面想象期间开发，面积、时序、功耗寂寥优化，系统τ为被迫收尾。全鸿沟逻辑折叠要求用具链将多层堆叠裸片视为单逐个语气想象单元，支执单元级跨层离别、全域和解老本函数布局布线、层间时序拘谨；需兼顾垂直互连寄生参数、禁避区占用、晶圆间工艺偏差等传统二维用具无法适配的场景。华为已自研初步用具链，设施论细节后续将公开发布；面向τ原生、多物理场、三维架构的开源EDA用具链，是畴昔十年最中枢的基础维持干预。

晶圆间工艺偏差：逻辑折叠可给与不同批次、致使不同工艺节点晶圆键合堆叠。晶圆间阈值电压、驱动电流、互连RC参数偏差强劲于单晶圆里面偏差，对时钟散布、保执时序裕量冲击权贵。需依托智能冗余、自恰当赔偿、τ感知签核经由建立完竣科罚决议。

垂直互联损耗：羼杂键合、硅通孔（TSV）本身存在固有寄生电阻电容损耗，TSV禁避区会占用程序单元布场地积。逻辑折叠落地需得志中枢判据：τ收益（灵验芯单方面积+布线长度缩减）>τ损耗（垂直互连RC寄生）现时转移要津旅途、存储场景已跨过收益阈值；阈值鸿沟随键合间距减轻执续优化，且适配不同行务负载互异化判定程序。

能耗治理：τ是时辰维度准则，而非能耗准则。架构提速10倍若跟随功耗飙升10倍，虽不违反τ缩放旨趣，但会超出电网供电承载上限。因此τ缩放必须配套能耗优化体系：存储语义总线放弃公约栈支拨、封装近距光互连将单比特能耗责怪数个数目级、后头供电、存内/近存估计、数据中心级动态调频调压（DVFS）；应用τ时序裕量反向疏通功耗收益，竣事时延与能耗双向平衡。

基准测试体系：行业现有性能基准（Linpack、MLPerf、SPEC）面向单计算评估想象，无法适配τ缩放全栈优化需求。亟需构建τ剖面基准体系，量化系统各层级主导时延与优化裕量，精确定位下一阶段中枢干预层级。

七、六年研发千里淀，预测十年发展

2020年5月至2026年5月，华为半导体面向转移、AI、汽车、工业、基础智商领域，完成381款芯片量产落地，全产物矩阵考据τ时辰缩放表面栽种：器件电路层面，预计2031年晶体管密度突破每平素毫米4亿颗；芯片层面，固定制程下依靠逻辑折叠执续提高主频、能效与集成度；系统层面，通讯蔓延竣事微秒到纳秒级跨越，大型算力集群达成一体化协同；产业预测方面，2029年芯片主频冲击4吉赫兹，三至五年内转移端芯片能效翻倍，2035年东谈主工智能硬件集成度增长百倍。

相较于产物迭代，τ缩放带来的设施论创新意旨更为深化。这是登纳德定律之后，首个和解全估计架构优化方针的准则，让工艺、电路、架构、软件团队围绕归并计算协同升级。同期产业竞争逻辑周折，无须单纯追赶顶尖光刻制程，封装、存储带宽、互联架组成为中枢竞争力。

历久以摩尔尺寸缩减等同于时间跳跃的行业贯通，迎来要紧周折。几何缩放期间订立斥逐，依托多层架构时辰优化竣事性能跃升成为新方针。畴昔六至十年，以τ缩放为中枢发展方针的企业与生态，将主导下一代估计产业样式。

产业发展前路充满挑战，但演进方针明晰明确。各类时间繁难无法依靠单一企业攻克，想象用具、行业程序、器件物理、交易模式均需全行业联袂共建。本文既是时间扩充总结，也诚笃邀请业界同仁共同探索前行。

作家简介

何庭波，主导华为半导体业务。其携带的团队在2020至2026年间，面向转移结尾、东谈主工智能、汽车电子及基础智商领域，累计想象并量产381款芯片。本文说起的τ缩放表面、逻辑折叠、和解总线及Hi-ONE时间，均出自该团队。

*声明：本文系原作家创作。著作内容系其个东谈主不雅点，本身转载仅为共享与商榷吉祥访(中国)手机网，不代表本身唱和或认可，如有异议，请筹商后台。